栅极驱动器以及通过SiC MOSFET进行栅极驱动

 

对于 SiC MOSFET 的一般驱动考虑

 

 

 

▲ 图 1：开关时显示典型栅极驱动器电压特点图

 

SiC MOSFET 比 Si MOSFET 开关速度更快，所以 SiC 栅极驱动器的设计要求能够承受更高 dV/dt 是非常关键的，因为这会对 MOSFET 造成振荡和损坏。在硬开关应用中，SiC MOSFET 能够产生超过 150 V / ns 的 dV/dt，所以推荐使用带有高 CMTI 额定值的驱动器。

 

一些 PCB 布局建议及技巧

 

对称的 PCB 布局对于并联应用时降低驱动环路内的环流而言非常关键。另外，保证驱动回路和功率回路分开可防止串扰，而增加抑制效应（如栅极电阻器和铁氧体磁珠）可以减小栅极振荡。置于 MOSFET 栅极和源极之间的小型电容（100 pF 到 1 nF）可为高频噪声电流提供低阻抗路径（见图 2）。

 

▲ 图 2：SiC MOSFET 抑制噪音和栅极震荡演示

 

以下是需要考虑的一些附加布局相关的事项：

 

保证栅极驱动回路和功率环路分开，尽量不要有任何交叠。

 

由于 SiC 系统中的高 di/dt 和 dV/dt，寄生电感和电容能够对性能和开关行为产生巨大影响。对降低寄生效应的一些建议：

 

当选用插件封装 MOSFET 时尽量使用最短的引脚长度；

 

减小驱动芯片到 MOSFET 的距离；

 

在母线和功率地之间放置低阻抗的薄膜电容或者瓷片电容；

 

对于直流总线，使用较大的铺铜面积；

 

避免开关节点和母线以及其他敏感信号的交叠；

 

让高频率磁性材料远离敏感信号；

 

让功率环路和栅极驱动器信号分开。

 

开关节点上的电容会增加损耗。

 

总线环路中的电感增加关闭时的电压过冲。

 

栅极回路中的电感和电容降低开关速度和驱动电压的控制。

 

并联应用电感或电容的不同会导致不平衡。

 

并联 MOSFET 可提升设计的功率

 

并联 MOSFET 促使大功率设计成为现实（比如交错并联升压转换器）。当用一个驱动器驱动并联 MOSFET 时，它们的栅极不应直接连在一起，而是将外置的驱动电阻单独应用到每个 SiC MOSFET 的栅极。杂散电感（范围介于 1 到 15 nH 之间）也可产生不平衡的震荡电压，但是增加栅极电阻和增加铁氧体磁珠可以增加抑制效应，以帮助降低震荡和开关损耗。并且在每个 SiC MOSFET 的驱动回路的 Kelvin source 添加一个 1 Ω 电阻器可以大幅降低任何可能流动的高峰值电流，以及作为到 VGS 的自动反馈（见图 3）。

 

▲ 图 3：通过增加的栅极和源极电阻器来驱动并联 SiC MOSFET

 

当使用模块时，一些相同规则仍旧适用。当对模块进行并联时，设计人员可在分享的栅极驱动器和单独的栅极驱动器之间进行选择。分享栅极驱动器有助于消除不同驱动器之间的不匹配问题，但是很难对栅极驱动器进行对称布局，特别是对超过两个并联模块而言。

 

图 4 显示的是布局并联 MOSFET 驱动器板的一些布局示例。

 

▲ 图 4：并联 MOSFET 设计的 PCB 布局示例

 

负驱动电压保证更安全的运行并改善抗干扰度

 

通常情况下，MOSFET 在 0 V 时完全关闭。增加负栅极偏压会改善抗干扰度并避免在桥式电路应用中出现误开通，但是对于单端型功率转换器，比如反激式、升压或降压转换器，可以接受使用 0 V 关断电压。当使用图腾柱拓扑时，高 dV/dt 和 di/dt 通常会导致串扰并能在栅极生成振荡的电压尖峰，因此负电压关断（比如 - 4 V）能防止误开通，同时保证最大允许负压 - 8 V 有足够的余量。如果 PCB 布局已得到优化，只要没有误开通，负栅极偏压可以接近 - 3 V 或 - 2 V（依次降低该偏压可以降低体二极管的正向电压）。

 

 

▲ 图 5：利用 TIDA-01605 的推挽电路来生成 

用于 MOSFET 驱动器的 15 V / - 4 V

 

当 MOSFET 关断时，在图腾柱半桥设计中增加主动米勒钳位可以大幅降低串扰（对于在 400 VDC 下使用 C3M0060065J 的对比，见 图 6）。为实现更好的钳位效果，驱动器须尽量接近 MOSFET，这样杂散电感就会达到最小化。

 

▲ 图 6：无米勒钳位（左）和有米勒钳位（右）的MOSFET 驱动器对比

 

其他推荐测试和微调

 

保护你的设计免受过载电流（或短路）的影响是一个必须要考虑的问题，相较于电流分流器，大部分设计人员还是倾向于采用“退饱和”方式。虽然电流分流器能提供更精确的断路电平，但它消耗了很多电力，同时需要大量的 PCB 空间。因此电流分流器更多用于需要准确的电流保护点的低功率应用。对于 SiC 来说，去饱和机制表现出色，因为它没有引入额外的损耗并能够用于大功率载荷/模块。图 7 显示了用于 SiC MOSFET 的基于分流器和基于漏极电压短路保护设计之间的差异。

 

▲ 图 7：用于 SiC MOSFET 的基于分流短路保护和漏极电压短路保护之间的对比

短路保护的设计非常重要，但是微调切断参数却非常棘手。设计人员须充分保护 SiC MOSFET，同时不允许任何误动作。“去饱和”电压水平须基于 MOSFET 的 RDS(on)，连同最坏情况下的条件，包括高温、峰值电流和 RDS(on) 最大值进行选择。应基于开关过渡时间和抗干扰度来选择去饱和检测时间，同时须考虑最坏情况下的条件，比如低电流以及大电流波动。为确保 SiC 裸片无有害效应，Wolfspeed 推荐以下保守建议：  打开后检测时间为 250 - 500 ns，在检测后软停机持续时间为 400 - 1,500 ns，短路持续时间不超过 1 - 1.5 µs。

 

在大部分 SiC 模块中，当器件仍处于波动（小于1 ms）且未饱和时，须检测短路故障。不同于 IGBT，SiC 器件的故障可能必须在短路电流到达峰值之前才能检测到。可进行破坏测试来检验这个特性，比如图 8 中所示的测试示例。这项测试包含 ADuM4177 栅极驱动器和 CAB450M12XM3 SiC 模块（额定值为1,200 V / 450 A）。故障应在 550 ns 内得到检测并在之后 360 ns 内停机。

 

▲ 图 8：驱动器和 SiC MOSFET 破坏短路测试

 

总结

 

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